0.3 V 纳瓦级体驱动 CCII?基于 0.18?μm CMOS 面向超低功耗电流模式接口

《Journal of Low Power Electronics and Applications》：A 0.3 V Nanowatt Bulk-Driven CCII? in 0.18-μm CMOS for Ultra-Low-Power Current-Mode Interfaces Giovanni Nicolini, Alessio Passaquieti, Giuseppe Scotti and Riccardo Della Sala

　　

研究人员提出了一种在单电源VDD=0.3 V下工作的超紧凑体驱动(Bulk-Driven) CCII?，采用0.18?μm TSMC CMOS工艺设计，并非引入全新电流传输器拓扑，而是通过架构简化将工作推向极端超低电压(ULV)/超低功耗(ULP) regime。该架构简化了内部电压缓冲部分以减少有源支路数与静态电流，同时保留强制Y–X电压传输所需的负反馈机制；一个紧凑的电流重复支路将X端电流传送到Z端。post-layout提取后仿真表明其在纳瓦级功耗下正确实现CCII?操作，总DC功耗低于2.40 nW，1 Hz低频跟踪因子β0=0.9452（?0.48 dB）、α0=0.9609（≈?0.35 dB），电压与电流传输?3 dB带宽分别为22.95 kHz与63.95 kHz；阻抗特性为RX=46.73 MΩ、RZ=1.204 GΩ、RY=392 GΩ。鲁棒性经完整PVT与失配分析验证，在工艺角、0–80°C温度范围及270–330 mV电源电压变化下保持稳定功能，同时保持纳瓦级功耗，使其适用于kHz范围超低功耗传感器接口应用。

论文解读：0.3 V 纳瓦级体驱动 CCII^?基于 0.18?μm CMOS 面向超低功耗电流模式接口

研究背景与问题提出

随着便携式、可穿戴、植入式电子以及物联网(IoT)与汽车领域的发展，对超低电压(ULV)、超低功耗(ULP)模拟集成电路(IC)的需求不断上升。传统CMOS模拟电路在低于阈值电压的头程(headroom)下难以兼顾输入/输出电压摆幅与性能，而第二代电流传输器(CCII)作为兼具电压模（Y与X间电压跟随）与电流模（X与Z间电流跟随）特性的三端口（Y、X、Z）通用模块，被广泛应用于有源滤波器、跨阻放大器、电流反馈运放等。已有研究利用体驱动(Bulk-Driven, BD)技术与弱反型(Subthreshold, Weak Inversion)偏置来突破阈值电压限制并降低静态电流，但在0.3 V供电下实现仍可实用、能承受后版图寄生与失配、并在纳瓦级功耗下保持有用传输行为的CCII^?仍具挑战，尤其在能量采集与无电池传感器接口等功率预算极严的场景中。因此，研究人员开展此项研究，目标是给出一个在V_DD=0.3 V、0.18?μm CMOS下工作的超紧凑体驱动CCII^?，以架构简化换取极小静态功耗与适用kHz信号带宽，同时明确其非理想性与带宽限制来源，并验证鲁棒性。

主要关键技术方法

研究人员在0.18?μm TSMC CMOS工艺下设计CCII^?晶体管级电路，核心包括：体驱动电压缓冲块（通过局部负反馈实现V_X≈V_Y，输入信号加于M1体端即节点Y以规避0.3 V头程下的阈值电压限制，偏置管M3–M4工作在弱反型以在纳瓦级功耗下最大化跨导效率）与电流重复支路（将X端电流复制到Z端，M5复制与X节点相关的漏电流送至Z端，M6在弱反型提供偏置）。电路由单一低参考电流I_bias=2 nA偏置，二极管连接器件Mb产生偏置电压V_bn分配至电流源器件使所有支路处于弱反型；器件尺寸按ULV增益/阻抗折衷选取（L=1 μm，主器件宽7 μm或12 μm）。研究采用post-layout提取后仿真（含寄生参数）、PVT（工艺、电压、温度）分析与失配评估，并在应用层面以可重构滤波器为例进行验证。

研究结果

提出的结构（Proposed Architecture）

研究人员提出并描述了在单V_DD=0.3 V下工作的ULV体驱动CCII^?及其0.18?μm TSMC CMOS后版图实现。电路目标为经典CCII^?端口关系：I_Y≈0、V_X≈V_Y、I_Z≈?I_X。架构由两块组成：体驱动电压缓冲块（通过局部负反馈强制V_X≈V_Y，在Y端高输入阻抗、X端最低阻抗）与电流重复支路（将X端电流镜像至Z端）。其中电压缓冲的输入对为M1–M2，信号加于M1体（节点Y）；单位增益由缓冲周围局部反馈环路实现（原理图中标注为体/漏反馈），使X节点跟踪Y节点。缓冲静态电流由偏置管M3–M4设置，工作在弱反型以在纳瓦功耗下最大化跨导效率。研究人员指出，主要贡献不在于全新拓扑，而在于为推向极端ULV/ULP regime而采用的架构简化：相比已有0.3 V体驱动CCII实现，该电压缓冲部分减少一个电流支路，从而直接降低Y→X路径所需静态电流，并有助于整体纳瓦级功耗预算；此外简化缓冲避免了直接参与电压与电流传输函数的内部高阻抗节点，使动态行为更少依赖内部极点分离机制，且无需米勒型补偿即可保证稳定性。这在ULV下尤为重要，因为即便较小寄生电容也会强烈影响极点位置与可用带宽。该架构因此以非理想电压传输β₀<1（反映弱反型体驱动偏置下有限跨导与环路增益）为代价，换得更低电流消耗与更简内部动态，定位为严重能量约束传感器接口的优化方案：最小功耗为主导需求，可容忍适度跟踪偏差。电流传输（I_Z≈I_X）由电流重复支路（M5–M6）实现：M5用来复现与X节点支路相关的漏电流并送至终端Z，M6在弱反型提供所需偏置。整体CCII核心由单一低参考电流I_bias=2 nA偏置；二极管连接器件Mb产生偏置电压V_bn分配至电流源器件，使所有支路处于弱反型。晶体管尺寸按ULV增益/阻抗折衷选取，保持器件数最少（图1中标注L=1 μm，主器件宽7 μm或12 μm）。简化架构亦影响应用层面：与依赖更强内部补偿的更复杂低压传输器核心不同，该方案面向低频前端（有用信号带在kHz范围，设计优先级为最小化静态功率）。在此条件下，所提CCII^?在实现简洁性、能效与传输功能间提供有吸引力折衷。后版图结果确认该紧凑架构在提取寄生、工艺角与失配下仍可工作，支持所采用设计策略的实际相关性；相应版图亦给出（图1b）。布局主要为实现ULV/ULP CCII核心的后版图验证，同时控制寄生效应并保持结构简洁，因此未系统化采用更先进失配导向技术（如共质心排列或大量哑器件），但在成对器件（如M1–M2、M3–M4）放置中保持合理对称，关键内部节点周边保持短局部互连，以限制系统失调与寄生退化；由于体驱动需要对体端子独立阱访问，通过体端处理信号的PMOS器件置于带保护环的隔离阱中以缓解衬底耦合与闩锁风险。研究人员指出弱反型下失配敏感性尤为关键，未来实现可采用更面向对称与失配感知的布局策略（包括共质心与哑器件方案）以提升鲁棒性，尤其在缩至寄生与失配更占主导的工艺节点时。

简化小信号模型与性能关系（Simplified Small-Signal Model and Performance Relationships）

研究人员给出简化小信号模型以阐释主要性能关系与非理想性来源。电压传输(Y→X)受内部节点H相关主导极点限制，节点H的有效电容近似为C_H≈C_gd2·(g_m2/g_mb2)，主导时间常数τ_H≈C_H/g_m1=C_gd2/(g_m1)·(g_m2/g_mb2)，对应极点p_H≈?1/τ_H。这显示Y→X路径带宽主要受内部节点H寄生电容与体驱动弱反型下可用降低跨导共同影响；尤其g_m2/g_mb2项强调体驱动激励带来的代价（体跨导本征低于对应栅驱动跨导），因此电压传输是该ULV架构中最关键路径，提升缓冲有效环路增益是未来实现中提升精度与速度的直接途径之一。电流传输(X→Z)受节点X极点限制，节点X时间常数τ_X≈C_X/(g_ds5+g_ds6)，极点p_X≈?1/τ_X=?(g_ds5+g_ds6)/C_X；这表明X→Z电流传输主要受节点X寄生电容C_X与Z级器件的输出电导(g_ds5、g_ds6)有限小信号电导支配。该式也说明电流路径较少受内部电压缓冲动态影响，但仍对输出晶体管尺寸与偏置敏感。因此简化小信号模型指出电压与电流传输的主带宽瓶颈源于不同内部机制，与仿真频响中观察的不同趋势一致。传输器以标准CCII^?混合矩阵描述，理想关系为I_Y≈0（限于结泄漏，R_Y?r_j）、V_X≈V_Y、I_Z≈?I_X，并以矩阵形式给出非理想关系，其中电压与电流跟踪因子分别受ε_H与ε_X等误差因子影响：β(s)受ε_H与ε_X共同影响，确认电压传输受内部缓冲有限增益与节点X非理想行为限制；α(s)在一阶下仅取决于ε_X，与X→Z路径主要受节点X相关非理想性一致。

后版图提取仿真结果（Post-Layout Extracted Simulation Results）

研究人员报告后版图提取仿真结果以量化性能并讨论关键折衷（含PVT与统计变异）。结果包括：总DC功耗低于2.40 nW；1 Hz低频跟踪因子β₀=0.9452（?0.48 dB）、α₀=0.9609（≈?0.35 dB）；电压与电流传输?3 dB带宽分别为22.95 kHz与63.95 kHz；阻抗为R_X=46.73 MΩ、R_Z=1.204 GΩ、R_Y=392 GΩ。研究人员指出这些结果来自后版图提取网表（含寄生），并显示电路在极端ULV/ULP点仍可保持有用CCII^?行为，但明确接受非理想跟踪精度与有限带宽以换取电路紧凑与最小静态功率。

应用示例：可重构滤波器（Application Example: Reconfigurable Filter）

研究人员给出基于可重构滤波器的应用示例，以在现实操作条件下验证所提CCII^?。该示例用以说明尽管有非理想性，CCII^?仍可在kHz范围传感器接口类应用中实现功能电路构建，并与前序后版图结果一致。

与文献代表实现比较（Comparison with Representative Implementations from the Literature）

研究人员将所提方案与文献中代表性电流传输器实现进行比较，以定位其贡献：在0.3 V供电下，该CCII^?以极少器件与支路实现纳瓦级功耗与kHz级带宽，适合能量严格场景；同时也明确其带宽与跟踪精度并非最优，而是极端ULV/ULP下的有意折衷。

讨论与研究结论总结

讨论部分强调：ULV电流传输器设计在电源电压、静态功耗、传输精度与动态性能间存在严格折衷；该文贡献在于以架构简化（尤其电压缓冲减少一支路）将CCII^?推向0.3 V、纳瓦级功耗并能通过后版图寄生与PVT/失配验证，而非追求最高带宽或最高跟踪精度。电压传输带宽瓶颈主要来自内部节点H的寄生电容与体驱动弱反型下降低的跨导/环路增益；电流传输带宽瓶颈主要来自节点X寄生电容与输出级有限小信号电导。非理想跟踪因子β₀、α₀在1 Hz分别为0.9452与0.9609，对应?0.48 dB与≈?0.35 dB，电压/电流?3 dB带宽分别为22.95 kHz与63.95 kHz，总DC功耗低于2.40 nW，阻抗R_X=46.73 MΩ、R_Z=1.204 GΩ、R_Y=392 GΩ；鲁棒性经完整PVT与失配分析确认，在工艺角、0–80°C及270–330 mV电源变化下保持稳定且维持纳瓦级功耗。因此研究人员得出结论：该超紧凑体驱动CCII^?在0.18?μm CMOS、V_DD=0.3 V下可实现纳瓦级功耗的正确传输器操作，适用于超低功耗传感器接口等kHz范围电流模应用，并为未来在提升有效环路增益、改进匹配与进一步降低寄生方面提供明确方向。

需要我帮你把文中关键性能参数（带宽、功耗、跟踪因子、阻抗）整理成一目了然的要点清单吗？