钴埋入位线钝化新策略：TiN诱导钴膜团聚机制与氮化工艺解决方案

《ACS Omega》：Uniform TiN-Capped Co Buried Bit Lines for 4F2 DRAM Vertical Channel Transistors: Mitigating Agglomeration with Co Nitridation

为应对高密度4F2DRAM垂直沟道晶体管集成挑战，本研究聚焦于TiN覆盖层导致的Co埋入位线严重团聚问题。通过引入原位NH3等离子体氮化工艺，成功抑制了TiCl4与Co的化学反应，实现了均匀连续的钴膜结构，为先进三维存储器的金属互连提供了可靠方案。

　　

在追求更高存储密度的道路上，动态随机存取存储器（DRAM）的单元架构正不断从传统的6F²向着更紧凑的4F²设计迈进，这相当于将单个单元的面积压缩了约33%。这场“瘦身运动”的核心在于从平面晶体管转向立体化的垂直沟道晶体管（Vertical Channel Transistors, VCTs），通过将器件“立”起来，充分利用垂直空间。在这一三维集成架构中，连接无数个垂直晶体管的金属导线——位线（Bit Lines, BLs）——变得至关重要。它们需要像毛细血管一样，精密地嵌入高深宽比（Aspect Ratio, AR）的结构中。钴（Co）及其硅化物，由于比传统的钨（W）和铜（Cu）具有更高的导电性，被视为下一代高密度DRAM埋入位线的理想材料。

然而，攀登技术高峰的路上总是布满荆棘。为了在后续退火工艺中保护钴膜免受氧化，通常需要在钴层上沉积一层氮化钛（TiN）作为覆盖层。但研究人员发现，采用化学气相沉积（Chemical Vapor Deposition, CVD）技术，以TiCl₄为前驱体沉积TiN覆盖层时，会导致下方均匀的钴膜发生严重的损坏和不连续，形成团簇和团聚。这就像在光滑的金属表面泼上了一层腐蚀性液体，使其变得坑坑洼洼。这种粗糙的表面和界面会显著加剧电子散射，根据Fuchs-Sondheimer (FS) 和 Mayadas-Shatzkes (MS) 模型，这将急剧增加金属互连线的电阻，导致信号延迟和功耗上升，最终阻碍器件性能。那么，导致钴膜团聚的“元凶”究竟是谁？是TiN沉积过程中的高温导致的钴原子再结晶，还是TiCl₄与钴发生了化学反应？为了攻克这一关键技术瓶颈，实现高质量、低电阻的钴基埋入位线，这项研究应运而生。

研究人员利用透射电子显微镜（Transmission Electron Microscope, TEM）结合能量色散X射线光谱（Energy-Dispersive X-ray Spectroscopy, EDX）等先进表征技术，对TiN/Co/SiO₂薄膜堆叠进行了细致分析。他们还在空白硅片上进行了对照实验，并使用原子力显微镜（Atomic Force Microscopy, AFM）测量了薄膜的表面粗糙度。通过热力学计算和对比实验，他们最终锁定了“罪魁祸首”：是TiCl₄与钴在沉积温度（430°C）下发生了自发反应，生成挥发性的TiCl₂和CoCl_x，对钴表面造成了“化学刻蚀”，从而引发团聚。

针对这一根源性问题，研究团队创新性地引入了一种原位NH₃等离子体氮化工艺。在沉积TiN覆盖层之前，先用NH₃等离子体处理钴膜表面。TEM-EDX分析结果显示，经过氮化处理的样品，其钴层连续且均匀，团聚现象被有效抑制。这层极薄的钴氮化物（CoN_x）保护层，在热力学上能够抵抗Ti-Cl交换反应，从而保护了下方的钴膜。理论计算表明，氮化工艺将表面粗糙度（RMS）从±4.521 nm大幅降低至±0.624 nm，使得电子散射的表面镜面反射参数（p）从接近0提升到约0.4，从而将10 nm厚钴线的理论电阻率从高于25 μΩ·cm降至约13.5 μΩ·cm，这为实现4F²DRAM所需的低电阻互连提供了关键前提。

这项研究为解决高深宽比垂直结构中的金属互连难题提供了一条切实可行的新路径。其核心成果在于揭示了TiCl₄基TiN沉积导致钴膜团聚的化学机制，并通过一种简单高效的原位氮化工艺成功解决了该问题。该工艺无需改变前驱体化学或增加额外的沉积模块，易于集成到现有的制造流程中，为未来三维存储器件的持续垂直微缩和性能提升奠定了坚实的工艺基础。论文发表在国际期刊《ACS Omega》上，为半导体先进互连技术领域贡献了重要的知识与解决方案。