用于非易失性存储器设计的3D垂直铁电场效应晶体管（FET），具备延长数据保持时间的机制，并通过电压/宽度调制实现三电平存储单元（TLC）

《IEEE Transactions on Electron Devices》：3-D Vertical Ferroelectric FETs for Nonvolatile Memory Design With Prolonged Retention Mechanism and Triple-Level Cell (TLC) by Voltage/Width Modulation

铁电非易失存储器三维垂直堆叠架构实验实现，采用poly-Si铁电晶体管（FeFET）作为存储单元和IWO FET作为写入器件，实现2.63V内存窗口、10秒以上数据保持和10^8次耐久性，通过存储节点抑制退极化场并实现0-V待机提升能效，支持三电平存储（TLC）的脉冲幅度/脉宽调制编程/擦除方式，三维集成架构兼具高密度存储优势与成熟CMOS兼容性。

　　

摘要：

本文实验性地展示了一种非易失性铁电DRAM（FeDRAM）架构，该架构采用三维垂直排列的多晶硅铁电场效应晶体管（FeFET）作为可堆叠的存储单元以实现读取功能，并使用后端线（BEOL）工艺制造的W:In2O3（IWO）场效应晶体管作为写入晶体管。这些垂直排列的FeFET具有2.63伏的实际存储窗口（MW），稳定的数据保持时间超过10^4秒，同时具备出色的耐久性，可承受高达10^8次编程/擦除循环。所提出的架构通过利用存储节点（SN）来抑制退极化场并提高偶极子稳定性，从而增强了数据保持能力；同时实现0伏待机状态，提升了能效。通过编程/擦除（PG/ER）信号的脉冲幅度或脉冲宽度调制，可以实现三电平单元（TLC）的操作。这种三维集成的FeFET架构展现了其在高密度存储应用中的巨大潜力，并且与成熟的CMOS工艺保持兼容性。