一种基于环形结构的采样锁相环（Sampling-PLL），工作频率为6.8–14 GHz，在50 mV的电源噪声下可实现69.3 fs的抖动性能

《IEEE Journal of Solid-State Circuits》：A 6.8–14-GHz Ring-Based Sampling-PLL Achieving 69.3-fs Jitter Under 50-mV Supply Noise

　　

摘要：

本文介绍了一种基于III型宽带环振荡器的模拟锁相环（PLL），该锁相环针对噪声较大的电源环境优化了低抖动性能。设计采用了812.5 MHz的参考频率和高增益采样相位检测器，实现了超过100 MHz的闭环带宽，有效降低了环振荡器的固有相位噪声。为了提高电压控制环振荡器（VCRO）的调谐范围和电源噪声抑制能力，PLL增加了额外的积分器和基于NMOS的电压调节器。该PLL采用22纳米FinFET工艺制造，输出频率可达13 GHz，其（10 kHz–100 MHz）范围内的抖动为69.3 fs，并支持6.8至14 GHz的连续调谐范围，输出为八相信号。电源调节方案将噪声免疫能力提高了31.4 dB，在50 mV的电源纹波下，最坏情况下的杂散信号幅度低于?54 dBc。这种PLL结合了宽调谐范围、低抖动和强大的电源噪声抑制能力，非常适合用于100 Gb/s以上的高速串行链路中的时钟生成。