DomSim：一种基于硬件特性的混合故障仿真技术，采用支配树引导的分区策略

《IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems》：DomSim: Hardware-Aware Hybrid Fault Simulation With Dominator Tree-Guided Partitioning

　　

摘要：

门级故障仿真是在芯片设计过程中进行测试和功能安全验证的关键步骤，对于确保电路可靠性至关重要。随着用于自动驾驶汽车、医疗设备和军事系统等关键任务应用的芯片复杂性的增加，故障仿真的效率越来越成为制约芯片上市时间的瓶颈。然而，现有方法通常存在计算冗余、内存访问效率低下或未能针对特定CPU硬件平台优化性能的问题。本文提出了一种名为DomSim的硬件感知混合故障仿真方法，该方法结合了编译仿真和事件驱动仿真，并优化了计算与内存访问的比例。通过利用支配树提供的电路信息和层次结构，DomSim实现了高质量的电路划分，优化了硬件资源利用率和内存访问局部性。此外，一种根据硬件能力和电路特性定制的参数调整策略使得该方法能够进行自适应优化。大量实验表明，DomSim的平均性能优于商业工具 10.29×。进一步的实验表明，DomSim在不同硬件平台和电路上表现出良好的适应性，突显了该方法的优越性。

I. 引言

故障仿真是设计阶段的关键组成部分[1]，尤其是在可测试性设计（DFT）过程中[2]，它在自动测试模式生成（ATPG）和故障诊断[3]中得到广泛应用。在ATPG过程中，会迭代执行门级故障仿真以评估故障覆盖率并允许对测试模式进行迭代改进[4]。在汽车电子的功能安全验证中，为了实现高诊断覆盖率，需要模拟数百万个潜在故障，这显著增加了时间开销[5]，凸显了芯片开发阶段效率的挑战[6]。虽然在采用先进压缩技术的确定性测试生成中，故障仿真可能不会占用大量CPU时间，但在逻辑内建自测试（LBIST）、功能安全验证和诊断解析等其他场景中，它变得至关重要。在LBIST环境中，故障仿真必须评估数百万个伪随机模式以实现足够的故障覆盖率，因此仿真效率至关重要。同样，在汽车功能安全验证中，也需要对多种故障模型进行详尽的故障仿真以满足严格的诊断覆盖率要求。在这些情况下，故障仿真可能需要数周的计算时间，直接影响芯片的上市时间。数据显示，对于复杂设计，DFT现在占开发时间的20%以上，生成具有足够故障覆盖率的生产测试模式需要一个多月的时间[7]。加速故障仿真对于缩短芯片开发周期和提高电路可靠性至关重要[8]。