基于信号流图的模拟混合信号电路分割与缺陷仿真方法

《IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems》：Analog Mixed-Signal Circuit Splitting and Defect Simulation Method Based on Signal Flow Diagram

　　

摘要：

在集成电路设计阶段进行全面的缺陷模拟是提高可测试性的基本保障，这也是当前汽车级芯片设计的基本要求。例如，单个MOS晶体管在电路中有六种基本的缺陷模型，而包含数千个器件的模拟/混合集成电路的缺陷集合非常庞大。逐一注入大量缺陷并在大规模矩阵中解决这些问题非常耗时。实际上，完整的缺陷模拟通常需要数月甚至数年的时间，目前还没有很好的解决方案。本文提出了一种基于信号流和图分析的电路分割方法，该方法通过信号流分析使用有向依赖图（DDG）来模拟电路中器件电流和电压节点之间的控制关系。然后，通过识别并打破较大强连通分量（SCC）的反馈循环来获得更多的弱连接，并分割SCC中的弱连通性以实现电路分割。这样可以通过并行缺陷模拟来加速模拟过程。同时，为了研究先前SCC中的内部缺陷在后续SCC中的可观测性，根据有向无环图（DAG）中每个SCC之间的单向传输关系对缺陷进行了模拟。提出了一种等效压缩缺陷和传输过程中信号的方法，减少了缺陷的模拟次数。最后，本文以BANDGAP、LDO和SARADC电路为例，使用HSPICE仿真验证了图分割方法的有效性。与最新的晶体管级电路分割方案相比，本文提出的电路分割算法可以分割更多更小的电路块。利用这些电路块，我们实现了并行...

显示更多

I. 引言

目前，模拟/混合集成电路广泛应用于汽车和飞机等生命关键系统中[1]。这类安全关键系统通常要求缺陷率低于1/，这使得集成电路的缺陷识别变得非常迫切[2]。为了确保芯片的可靠性和安全性，汽车级集成电路的预模拟需要逐一注入和模拟集成电路中的大量器件[3]，这将带来巨大的时间消耗。例如，模拟一个包含2068个缺陷的简单工业电路需要72小时[4]。另一篇论文[5]指出，模拟工业电路中每个缺陷所需的时间从几分钟到几天不等。随着电路规模的增加，模拟每个电路缺陷所需的时间将显著增加[4]，并且模拟器需要构建更大的节点导纳矩阵来解决问题[6]，这也是大规模集成电路（LSI）缺陷模拟耗时的主要原因之一。对于非线性电路，模拟器还需要使用迭代方法来线性化非线性元件，这也会造成一定的时间消耗。即使采用高效的直流仿真，仍然会花费大量时间。如果进行瞬态仿真，电路将分步连续求解，计算大量时间点将进一步加剧时间消耗。