在模拟电路中，为了实现基于神经网络分类的增强型潜在针孔检测与监控功能，需要优化DfT测试与晶体管的插入方式

《AEU - International Journal of Electronics and Communications》：Optimal DfT test-transistor insertion for neural-network-classification-boosted latent pinhole detection and monitoring in Analog circuits

　　

Sankhya Bhattacharya | Georges Gielen

摘要

诸如晶体管栅氧化层中的针孔缺陷之类的潜在缺陷，通常会在生产测试中未被检测出来，但在实际使用过程中会被激活。本文提出了一种可扩展的、以缺陷为导向的测试性设计（Design for Testability, DFT）方案，该方案在待测试的模拟电路中插入额外的测试晶体管，以便从内部电路节点获取额外的电流测量数据。然后通过将这些测量数据输入基于神经网络的分类器来检测针孔缺陷。在设计阶段，利用模拟退火算法确定电路中测试晶体管的最小数量和最佳位置。该方法在40纳米CMOS技术下的两个运算放大器电路中得到了验证。研究表明，对于栅氧化层厚度减少超过15%（即有效栅氧化层厚度低于85%）的情况，该方法能够实现超过90%的针孔缺陷检测覆盖率。研究考虑了工艺变化、晶体管失配、电源电压的影响，以及有限电流传感器分辨率所带来的限制。文章还讨论了在更大规模的混合信号集成电路中，将该方法用于潜在缺陷检测和现场监控所需的电路结构及面积要求。