《Water》：Characteristics of Polycyclic Aromatic Hydrocarbon Contamination, Sources, and Risk Assessment in Farmland Soil Across Different River Basins in China
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本文提出了一种采用商用 0.7 μm InGaAs/InP 双异质结双极型晶体管（DHBT）工艺实现的 0.5–67 GHz 静态 1:2 分频器。研究人员并未迁移至更先进的工艺，亦未引入复杂的提速电路，而是采用选择性晶体管缩放策略：仅在电流模逻辑（CML）主
本文提出了一种采用商用 0.7 μm InGaAs/InP 双异质结双极型晶体管（DHBT）工艺实现的 0.5–67 GHz 静态 1:2 分频器。研究人员并未迁移至更先进的工艺，亦未引入复杂的提速电路，而是采用选择性晶体管缩放策略：仅在电流模逻辑（CML）主从（master–slave）核心中对速度关键的开关差分对与锁存差分对采用 0.5 μm 高 fT DHBT，而输入/输出缓冲器、偏置电路及非关键器件仍基于标准 0.7 μm 晶体管。该方法降低了速度受限节点处的寄生电容，并以极小的电路与工艺开销提升了分频器的高频工作能力。制备得到的分频器实现了 0.5 至 67 GHz 的连续工作带宽、全频带 ?5 至 +10 dBm 的输入功率范围、高于 ?10 dBm 的单端输出功率，以及在 30 GHz 输入条件下 100 kHz 偏移处 ?141.03 dBc/Hz 的单边带（SSB）相位噪声。上述结果表明，选择性核心晶体管缩放为在成熟 InP DHBT 平台上升级宽带静态分频器提供了一条有效且实用的技术路径。
该文发表于《Water》，但用户提供的正文实际并非关于农田土壤中多环芳烃（PAHs）污染，而是一篇关于 InGaAs/InP 双异质结双极型晶体管（DHBT）静态分频器设计的微波毫米波集成电路论文。基于原文内容，该研究聚焦于成熟 0.7 μm InGaAs/InP DHBT 工艺平台上宽带静态 1:2 分频器的高频性能提升问题。静态分频器是毫米波频率产生系统中的关键基础模块，在宽带通信、卫星链路和高速仪器中，需要同时满足宽工作带宽、高输入频率承载能力、稳定相位噪声以及足够输入功率容限等多重要求。现有发射极耦合逻辑（ECL）与电流模逻辑（CML）静态分频器虽然具有较快开关速度和较强抗噪声能力，但其最高工作频率往往受限于主从锁存核心的切换速度。为提升频率上限，已有研究采用电感峰化、不对称锁存、分裂负载结构以及 f
T 倍增器（f
T-doubler）等技术，但这类方法通常会引入更高的锁存复杂度、布局难度或功耗负担。另一方面，更先进尺寸的 InP HBT/DHBT 工艺虽然支持更高工作频率，但成本、周期和良率代价明显；SiGe BiCMOS 虽在集成度和功耗效率方面具有优势，但击穿电压较低，可能限制允许输入功率范围。因此，如何在不进行完整工艺迁移、不过度修改拓扑结构的前提下，提升成熟 InP DHBT 平台上静态分频器的宽带高频性能，构成了该研究展开的直接动因。
围绕上述问题，研究人员提出了一种“混合器件”优化方案，即仅将 0.5 μm 高 f
T DHBT 引入 CML 主从核心中最关键的开关差分对和锁存差分对，而在输入/输出缓冲、偏置电路和非关键节点中继续使用标准 0.7 μm DHBT。该策略的理论依据在于，晶体管缩放可减小基极—发射极电容与基极—集电极电容，从而提高渡越频率 f
T；然而若将缩放器件推广至全电路，则会因电流驱动能力下降而需要增加发射极宽度，反而加大寄生电容，并恶化偏置电路噪声表现。基于这一认识，研究人员通过器件级优化，确定 0.5 μm 为该工艺条件下在 f
T、电流驱动能力与工艺兼容性之间最优折中点，并在不改变外延结构、掺杂、金属层及无源器件的条件下实现工艺兼容的缩放变体。最终完成了一款商用 0.7 μm InGaAs/InP DHBT 工艺下的 0.5–67 GHz 静态 1:2 分频器，验证了该选择性缩放路径能够有效延展工作带宽和频率上限，同时维持较低实现开销与良好的噪声性能。研究结论表明，该方法为成熟 InP DHBT 平台上的宽带静态分频器升级提供了可行而实用的设计路线，对宽带本振（local oscillator）与毫米波频率合成电路设计具有重要应用价值。
在技术方法方面，研究主要采用了以下几个关键手段：首先，在商用 0.7 μm InGaAs/InP DHBT 工艺上进行器件级缩放优化，以渡越频率 f
T、驱动能力和工艺兼容性为约束筛选出 0.5 μm 发射极长度方案；其次，基于电流模逻辑（CML）主从触发器拓扑构建静态 1:2 分频核心，并通过混合器件分配将 0.5 μm 高 f
T DHBT 仅用于速度关键节点；再次，结合电磁（EM）仿真确定核心晶体管发射极宽度并优化尾电流网络尺寸比；最后，采用完全中心对称布局抑制差分路径寄生失配，并通过芯片流片和实测完成频谱、输入功率动态范围、输出功率及单边带相位噪声表征。
在“Process and Device Selection”部分，研究人员首先说明器件实现平台为南京电子器件研究所的商用 0.7 μm InGaAs/InP DHBT 工艺，标准 0.7 μm DHBT 具有 f
T > 280 GHz、BV
CEO > 4 V 的性能基础。随后，研究通过 f
T ≈ g
m/2π(C
π + C
μ) 这一关系指出，缩小器件尺寸可通过降低寄生电容 C
π 与 C
μ 来提升 f
T。经系统器件级优化后，0.5 μm 发射极长度被确定为最优选择。该部分的核心结论是：0.5 μm DHBT 属于与原工艺兼容的缩放变体，仅缩短发射极长度即可在保持 BV
CEO > 4 V 的同时实现 f
T > 350 GHz，无需新增制造步骤，因此为后续选择性引入高 f
T 器件奠定了基础。同时，该部分也明确指出了缩放器件的先天局限，即单位发射极宽度下电流驱动能力较低，这直接支持了混合器件策略的必要性。
在“Circuit Design”部分，研究人员给出了完整电路结构，包括差分输入缓冲器、CML 主从分频核心、差分输出缓冲器及片上偏置电路，并采用各功能模块独立偏置方式，以分别优化输入匹配、核心切换速度和输出驱动能力。该部分最关键的结果来自核心电路设计：在主从锁存结构中，Q1/Q2/Q8/Q9 开关对和 Q3/Q4/Q10/Q11 锁存对被识别为主导最大翻转速度的高频瓶颈，因此仅这些位置采用 0.5 μm × 5 μm 高 f
T DHBT，其余器件仍为 0.7 μm 标准器件。通过对 3 μm、5 μm、10 μm 和 15 μm 发射极宽度变体进行广泛电磁仿真，研究确定 5 μm 宽度在开关电流能力和寄生电容之间取得最佳平衡。进一步地，研究人员通过尾电流网络尺寸设计，使控制开关对的 Q5/Q12 大于控制锁存对的 Q6/Q13，并将 Q7 与 Q14 设为 1:2 比例，以匹配 0.5 μm 核心晶体管的电流密度，使其在全带宽内尽量工作于峰值 f
T 点。该部分还提出完全中心对称布局，通过缩短并平衡差分信号路径、抑制寄生失配、基底耦合与共模噪声，保证主从锁存在毫米波频段保持一致性能。输入缓冲采用级联差分放大器加射极跟随器结构，以实现宽带输入匹配与电平移位；输出缓冲则采用并联差分级，以满足片外测试和系统集成所需的驱动能力。
在“Measured Results”部分，研究人员通过流片和测试对设计进行验证。芯片采用 0.7 μm InGaAs/InP DHBT 技术制备，裸片面积为 0.88 mm × 0.61 mm，测试时安装于定制金属腔体中，并对测试链路损耗进行了校准。器件工作于单电源 3.3 V，直流功耗约为 350 mW，其中输出缓冲约消耗 120 mW，占总功耗 34%。频谱测试显示，在 0.5 GHz 和 67 GHz 输入下均实现了稳定的二分频输出，直接证明该分频器在工作带宽两端均可可靠运行。输入功率动态范围测试表明，在 0.5–67 GHz 全频带内，分频器在 ?5 至 +10 dBm 输入功率范围内均保持稳定分频，体现出优良的宽带输入驱动容限。输出功率测试显示，单端输出功率在全工作带内变化于 ?9 至 +4.5 dBm 之间，且始终高于 ?10 dBm。相位噪声测试则表明，在 30 GHz 输入时、100 kHz 频偏处，单边带相位噪声达到 ?141.03 dBc/Hz，说明该混合器件核心在扩展高频分频范围的同时仍保持了低噪声性能。该部分最终借助与既有先进静态分频器的性能对比说明，所提出设计在宽带范围、最高频率与综合性能指标方面具有竞争力。
在“Discussion”部分，研究人员对结果的意义进行了归纳。首先，实测结果证实，在标准 CML 架构基础上实施选择性核心晶体管缩放，可以显著提升工作带宽和最高工作频率；与其此前未采用晶体管缩放的工作相比，频率上限提高了 56%。其次，与需要每个锁存级使用 16 个晶体管的 f
T 倍增器拓扑相比，该研究提出的 CML 核心每个锁存级仅使用 7 个晶体管，在明显简化设计和版图的同时仍获得了宽带高频性能提升。此外，研究特别强调，该设计在全频带输入功率范围上优于多数既有报道，这对于实际系统集成尤为关键，而优异的相位噪声性能也增强了其在宽带通信系统高质量本振产生中的适用性。尽管输出功率在频带内存在一定波动，但其整体仍处于本设计允许输入功率范围之内；对于需要更平坦输出功率的应用，论文指出可采用两级级联分频结构改善响应，但未在本文中展开进一步实验。
研究结论部分可译述如下：研究人员在商用 0.7 μm InGaAs/InP DHBT 工艺中实现了一款 0.5–67 GHz 的 CML 静态 1:2 分频器。通过仅在速度关键的开关对和锁存对中选择性引入 0.5 μm 高 f
T DHBT，这种混合器件设计在无需完整工艺迁移或重大拓扑修改的情况下，提高了分频器核心的高频工作能力。所制备分频器实现了 0.5–67 GHz 的连续工作范围、?5 至 +10 dBm 的全带输入功率范围、超过 ?10 dBm 的单端输出功率，以及在 30 GHz 输入条件下 100 kHz 偏移处 ?141.03 dBc/Hz 的单边带相位噪声。上述结果验证了选择性核心晶体管缩放是成熟 InP DHBT 平台上实现宽带静态分频器的一条实用途径。
