一种工艺兼容的自偏置锁相环，具有0.001?GHz–1.2?GHz的灵活参考频率和0.016?GHz–3.5?GHz的输出频率

《Chinese Journal of Electronics》：A Process-Compatible Self-Biased PLL with Flexible Reference of 0.001 GHz–1.2 GHz and Output of 0.016 GHz–3.5 GHz

　　

本文提出了一种电荷泵锁相环（PLL），其输入范围为1?MHz至1.2?GHz，输出频率范围为16?MHz至3.5?GHz。所提出的设计采用全局自偏置和带宽自适应技术，消除了对大型偏置电路的需求并降低了功耗。该电路采用平面技术和鳍式场效应晶体管（FinFET）技术实现，通过实验验证在系统同步和源同步应用中展示了高稳定性和兼容性。

**论文解读：一种工艺兼容的自偏置电荷泵锁相环设计与实现**

**研究背景与问题**

锁相环（PLL）作为系统时钟发生器，广泛用于中央处理器（CPU）、数字信号处理器（DSP）及通信系统中。在系统级芯片（SoC）设计中，通常需要多个不同PLL来提供多个时钟域，每个域需保证良好性能。通过改变反馈分频器和后分频器的分频比，可从同一参考时钟合成多种频率。然而不同系统参考时钟可能不同，需使用不同晶体振荡器（XO）。典型电荷泵PLL（CPPLL）的带宽设计依赖于参考时钟频率，导致难以复用同一PLL。加入预分频器可缓解此问题，但并非总是适用。电感电容压控振荡器（LCVCO）可提供优异相位噪声，补偿带宽失配引起的噪声变化，但其面积较大，降低应用移植和工艺迁移的灵活性。

紧凑结构可提高适用性，最佳方式是使用环形振荡器（RO）而非LC振荡器，但这会增加相位噪声和对电源的敏感性。为解决此问题，典型PLL中会加入低压差稳压器（LDO）和带隙电路等大量偏置电路以提供稳定偏置电压/电流，但改善电源抑制以增大芯片面积为代价，且LDO会恶化压控振荡器（VCO）的相位噪声。先进PLL结构如亚采样PLL（SSPLL）仍需要牺牲大量面积来实现低抖动，全数字PLL（ADPLL）面积较小但功耗高。因此，需在抖动、功耗和面积之间取得良好折中，以提高工艺兼容性和设计适用性。

基于此，研究人员提出一种适用于系统和源同步应用的CPPLL，覆盖参考频率1?MHz–1.2?GHz和输出频率16?MHz–3.5?GHz，采用带宽自适应和全局自偏置技术，在减小芯片面积的同时保持性能稳定。

**研究内容与结论**

研究人员设计并实现了基于RO的CPPLL，首先建立带宽自适应模型，通过比例路径和积分路径协同实现反馈环路稳定控制。环路带宽与参考频率成正比，通过电流镜结构设置比例路径电流与总电流的比值（I_pro/I_tot），使环路动态特性准确跟踪参考频率，增强PLL在广泛应用环境中的适应性。其次，采用全局自偏置架构，将电荷泵电流源由V_c控制电流镜像偏置，使用共源共栅（Cascode）结构产生稳定输出电压并部分降低电源干扰。电荷泵模块含三组，锁定初期全部开启以加速锁定，进入半锁定状态后关闭两组以增加阻尼因子确保相位裕度。开关电流源（SCS）通过复制并由相位误差反相信号控制，避免输出电流出现截止点，并利用放大器负反馈环路实现实时跟踪，提高线性度。在相位噪声和抖动分析中，将比例路径与积分路径的电流源噪声归一化到RO相位噪声，带内噪声由分频比N²放大，但带宽随分频比降低而等比例减小，积分抖动显著低于传统CPPLL。电源噪声方面，共源共栅电流源和电流镜可有效抑制低频干扰，积分电容C_v连接于V_c与电源之间，消除高频共模噪声。工艺兼容性分析中，通过脉冲敏感函数（ISF）比较平面技术和鳍式场效应晶体管（FinFET）技术下的RO性能，非归一化ISF几乎重叠，表明结构在从平面迁移至FinFET时能保持一致性能。

论文发表于《Chinese Journal of Electronics》。

**主要关键技术方法**

研究人员采用的主要关键技术方法包括：1）带宽自适应技术，通过设置比例路径电流与总电流的比值（I_pro/I_tot），使环路带宽与参考频率成正比，实现动态跟踪。2）全局自偏置技术，利用V_c控制电流镜像偏置电荷泵和开关电流源，消除大型偏置电路。3）开关电流源（SCS）线性化设计，通过复制和反相信号控制以及放大器负反馈环路提高电流转换线性度。4）脉冲敏感函数（ISF）分析，用于评估RO在平面和FinFET技术间的性能一致性。样本来源：采用28?nm平面工艺（PLLA）和sub-22?nm FinFET工艺（PLLB）实现。

**研究结果**

**1. 测量结果（Measurement Results）**

- 通过眼图和抖动测试：在2?GHz输出下，PLLA的周期抖动为3.54?ps，周期间抖动为6.1?ps；PLLB相应抖动为5.1?ps和8.0?ps。
- 输入参考时钟覆盖1?MHz–1.2?GHz，输出频率覆盖16?MHz–3.5?GHz，满足CPU、DSP等数字系统的系统同步需求。
- 相位噪声测量：改变PFD输入频率和反馈分频因子，保持输出2?GHz，周期抖动与PFD输入频率及分频比的拟合结果近似处于同一平面，验证了带宽自适应CPPLL的抖动性能稳定性。

**2. 与先前工作的比较（Comparison with Prior Work）**

- 性能数据汇总于表2（原文），与前期多种结构（MDLL、DPLL、ADPLL等）比较。采用优值（FoM）评估抖动和功率效率，FoM=10lg[(RMS?jitter/1s)²·(Power/1mW)]，其中RMS?jitter由相位噪声在50?kHz–100?MHz积分得到。
- 所提出的CPPLL基于全局自偏置技术，在功耗、面积和抖动之间实现了优秀折中，同时支持宽输入输出频率范围，具有高灵活性和可靠性。

**总结与讨论**

论文提出了一种紧凑型RO基CPPLL，其环路带宽自适应跟踪参考频率，保持稳定的动态特性和抖动性能。全局自偏置技术显著减小芯片面积和功耗，同时有效抑制电源干扰。该设计在平面互补金属氧化物半导体（CMOS）和FinFET两种工艺中实现，实验结果验证了所提架构的高可靠性和可移植性。

**研究结论翻译**

本文提出了一种紧凑型基于环形振荡器的电荷泵锁相环。环路带宽自适应地跟踪参考频率，保持稳定的动态特性和抖动性能。全局自偏置技术显著减小了芯片面积和功耗，同时有效抑制了电源干扰。该设计已在平面互补金属氧化物半导体（CMOS）和鳍式场效应晶体管（FinFET）工艺中实现，实验结果验证了所提架构的高可靠性和可移植性。