《Materials Science in Semiconductor Processing》：Reduction of pits density on the surface of 4H-SiC homoepitaxial layer
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Xintian Zhao|Peng Zheng|Xiao Ma|Xiaolong Hu|Hong Wang中国广东省光电工程研究中心，华南理工大学物理与光电学院，广州，510640摘要在SiC外延生长过程中，表面坑缺陷是一种新出现且亟需解决的问题。目前的研究主要集中于薄膜生长，而
Xintian Zhao|Peng Zheng|Xiao Ma|Xiaolong Hu|Hong Wang
中国广东省光电工程研究中心，华南理工大学物理与光电学院，广州，510640
摘要
在SiC外延生长过程中，表面坑缺陷是一种新出现且亟需解决的问题。目前的研究主要集中于薄膜生长，而对厚层外延层的研究则相对较少。本研究系统地探讨了在不同碳硅比、原位蚀刻时间以及生长温度条件下，厚层4H-SiC同质外延层中表面坑缺陷的发展情况。研究结果表明，在相同条件下，降低碳硅比、缩短原位蚀刻时间以及适当降低生长温度，可使坑密度分别降低85.55%、60.73%和48.67%。在优化条件下，生长在6英寸衬底上的50微米厚同质外延层的坑密度从283.51±5.26厘米?2降至8.24±0.42厘米?2。同时，致命缺陷密度为0.24±0.07厘米?2，表面粗糙度为0.109±0.015纳米。这项研究为制备高质量、低缺陷的厚层SiC外延层提供了有效的工艺方案。
引言
由于宽禁带、高电子迁移率以及优异的热导率，SiC已成为一种极具吸引力的功率半导体材料[[1], [2], [3]]。高性能SiC器件的制造依赖于高质量外延层的生长；然而，在外延生长过程中不可避免地会出现各种缺陷，包括滴状缺陷、胡萝卜状缺陷和三角形缺陷等致命缺陷，以及堆垛故障和基面位错等非致命缺陷[[4], [5], [6]]。这些缺陷会增加漏电流，从而降低SBD和MOSFET等器件的性能[[7], [8], [9], [10]]。近年来，表面坑作为一种新型缺陷引起了广泛关注。
目前关于坑缺陷的研究主要集中于厚度约为10微米的薄层SiC外延层，而对于中高压器件而言至关重要的厚度约为50微米的厚层外延层的相关研究则较为匮乏[[11], [12], [13], [14]]。值得注意的是，厚层与薄层外延层中的坑缺陷具有明显不同的特性，因为薄层厚度不足，无法产生或暴露此类缺陷。因此，对厚层外延层中的坑缺陷进行系统研究具有重要意义。本研究制备了50微米厚的SiC外延层，旨在系统研究坑缺陷的形态、特征及其控制方法。通过优化生长工艺，成功获得了坑密度低、致命缺陷密度小且表面粗糙度低的外延层。
章节节选
实验部分
本研究使用了宁波合盛新材料提供的商用6英寸4°偏轴4H-SiC衬底来生长4H-SiC同质外延层。为确保外延生长过程中衬底的影响保持一致，所有用于研究的衬底均来自宁波阿尔法半导体有限公司的同一批生产批次，其初始位错密度也基本相同。所选衬底的位错检测结果如图1所示。
结果与讨论
目前，关于SiC外延层上表面坑的起源已有大量研究，本研究不再深入探讨。普遍认为，这些坑主要来源于两个方面：一是衬底位错（TSDs和TED），二是外延生长过程本身。不过，衬底上的TSD数量较少，而更主要的来源是TED。[15,16] 坑的形状变化与阶梯流生长动力学的改进密切相关。
结论
本研究探讨了4H-SiC同质外延生长过程中表面坑的起源及其减少方法。碳硅比和原位蚀刻时间对表面坑的形成有着显著影响。较低的碳硅比能在生长过程中在晶圆表面形成富硅环境，这对于降低4H-SiC外延晶圆的坑密度非常重要。过长的原位蚀刻时间会增加衬底上TSDs和TEDs的暴露面积，从而导致更多坑的产生。
作者贡献说明
Xintian Zhao：可视化处理、初稿撰写。Peng Zheng：方法设计、结果验证。Xiao Ma：定量分析、实验研究。Xiaolong Hu：研究构思、数据整理。Hong Wang：资金筹措、项目指导。
利益冲突声明
作者声明不存在任何可能影响本文研究结果的已知财务利益或个人关系。
致谢
本研究得到了广东省科技计划项目（编号：2020B010171001）以及中山市科学技术发展专项资金项目（编号：2019AG042、2020AG023、2023A4002）的支持。
