高分辨率游标式时间数字转换器的码值转换

《Electronics》：Code Conversion of High-Resolution Vernier Time-to-Digital Converters

　　

随着汽车、高频信号生成及医疗应用等领域需求的提升，时间数字转换器（TDC）的分辨率已被推进至皮秒乃至亚皮秒级。在本研究中，研究人员考察了一种时间分辨率低于电路中信号跃迁时间的游标式TDC。与TDC或模数转换器（ADC）中常见情况类似，研究中发现气泡误差（bubble errors）会降低其输出码的分辨率。气泡误差通常归因于电路中的非理想效应与失配。当高分辨率TDC中的输入时间差远小于信号跃迁时间且同时存在气泡误差时，如何从0与1交错的输出比特串中判定相应的温度计码（thermometer code）便成为一个问题。

在本研究的探索中，研究人员采用Xilinx FPGA实现了游标延迟线（Vernier Delay Line, VDL）用于TDC。在这种对时序高度敏感的设计中，两条路径之间的时序差异主要来源于互连（interconnects），而非查找表器件（Look-Up Table, LUT）。除简单的寄存器传输级（Register Transfer Level, RTL）代码外，研究中还施加了时序约束与规则化布局。鉴于不确定性的本质，研究人员提出了一个统计模型，用于分析输出比特图样。研究中采用了三种方法来确定输出温度计码：第一种是统计输出中1的总数；第二种是检测最后一个1的位置；第三种是检测输出比特串中第一个0的位置。结果表明，这三种方法在统计输出上几乎等效。

测量结果显示，该基于FPGA的VDL时间分辨率可达约5 ps。根据所建模型，FPGA电路中的信号跃迁时间估计为100 ps。对于采用28 nm互补金属氧化物半导体（Complementary Metal-Oxide-Semiconductor, CMOS）工艺制造的芯片而言，该结果是合理的。在线性度研究中，该VDL的微分非线性（differential nonlinearity, DNL）小于±2 LSB。类码密度（code-density-like）分析同样显示出该VDL的非线性。研究还发现，检测最后一个1和第一个0的方法对比特失效较为敏感。综上，本研究证实了三种码值转换方法的等效性，并发现检测最后一个1或第一个0对比特缺陷或失配较为敏感。

该文发表于《Electronics》，聚焦高分辨率游标式时间数字转换器（time-to-digital converter, TDC）的输出码值转换问题，核心在于当时间分辨率逼近甚至小于数字电路内部信号跃迁时间时，如何在存在气泡误差（bubble errors）的条件下稳定、准确地从输出比特串恢复温度计码（thermometer code）。研究背景来自激光雷达（LiDAR）、飞行时间（Time-of-Flight, ToF）正电子发射断层成像（PET）及全数字锁相环（all digital phase locked loops, ADPLLs）等应用对皮秒级乃至亚皮秒级时间测量能力的迫切需求。传统高分辨率TDC设计通常依赖先进CMOS工艺和全定制设计流程，但开发成本高、实现门槛大。相比之下，现场可编程门阵列（field programmable gate array, FPGA）具有成本较低、实现灵活的优势，因此成为兼顾性能与代价的重要平台。然而，FPGA中用于延迟线的无源互连虽可实现极小延迟差，却会导致信号波形劣化，扩大不确定翻转区间，使输出中0和1交错分布的气泡误差区域拉长，从而增加码值判定难度。尤其在输入时间差远小于信号跃迁时间的条件下，如何从比较器或触发器阵列输出中可靠提取温度计码，是现有文献较少系统讨论的问题，这构成了本研究开展的直接动因。

围绕这一问题，研究人员建立了游标延迟线（Vernier Delay Line, VDL）统计分析框架，并在Xilinx Zynq?-7000 FPGA上实现104级VDL结构，通过对输出比特阵列的重复采样，研究气泡误差条件下三种温度计码转换方法的统计等效性与适用性。研究不仅比较了“统计1的总数”“检测最后一个1”“检测第一个0”三种转换策略，还进一步分析其对失配、异常比特及线性度的敏感性。结果表明，三种方法从统计意义上可导出几乎一致的输出分布与转换结果，说明在所建模型下三者理论上等价；与此同时，后两种方法虽然可简化硬件实现、减少计算延迟，却更容易受到局部比特缺陷和失配影响，导致分布稀疏、位置敏感性增强。该研究的重要意义在于，一方面为高分辨率VDL型TDC在气泡误差存在时的码值恢复提供了统计学依据，另一方面揭示了FPGA互连主导延迟结构中码值转换方法与器件非理想性之间的关系，为后续低成本高分辨率TDC设计、线性度优化以及快速码值判定电路实现提供了实证基础。

研究所采用的关键技术方法主要包括以下几个方面。首先，基于D型触发器（D-type Flip-Flop, DFF）输出不确定性的统计行为，构建输出比特状态概率模型，将每一级输出为1的概率表示为互补正态累积分布函数（CDF），并以50%概率对应位置定义有效转换码。其次，在Digilent ZedBoard搭载的Xilinx Zynq?-7000 XC7Z020-CLG484-1 FPGA上实现104级VDL，通过LUT与不同长度互连构成两条传播延迟略有差异的链路，并借助时序约束与规则布局获得相对一致的路由结构。再次，采用Stanford Research Systems DG535脉冲发生器提供5 ps步进的输入时间差，由片上集成逻辑分析仪（Integrated Logic Analyzer, ILA）采集Q[0..103]输出阵列，再用Matlab进行离线统计分析、正态拟合、传输特性提取与类码密度分析。样本来源为同一ΔT条件下重复采样的输出码组，主要包含每个ΔT下128次测试，部分条件下扩展至1280次以验证分布形态。

在研究结果部分，论文首先通过“Output Variation Under a Fixed Time Separation”说明固定输入时间间隔下输出比特阵列的统计波动特征。研究人员对同一ΔT条件重复采集Q阵列，发现输出通常表现为前段大量1、中间模糊区、后段大量0的三段式结构，其中模糊区对应Start与Stop信号边沿交叠、DFF进入亚稳态（metastability）的区间。通过对每一位输出为1的出现频次进行累计，可得到随位索引变化的概率分布，该分布接近互补正态累积分布函数。以ΔT为?250 ps和70 ps的实验为例，研究人员分别识别出不同位置的模糊区及50%概率交点，并据此估算出约6.15 ps/bit的时间分辨率。进一步在1280次重复采样条件下，统计分布更加清晰，支持输出比特状态服从高斯型统计规律，同时据模糊区宽度推算出内部信号跃迁时间约为100 ps量级。这一结果解释了为何即使输入时间差远小于外部观测到的信号跃迁时间，仍可借助统计方法提取有效转换码。

在“Curve Fitting for Conversion Code”部分，研究人员比较了三种码值提取方法在固定ΔT下的统计分布。第一种方法以每次输出中1的总数作为转换码；第二种方法取最后一个1的位置；第三种方法取第一个0的位置。通过对1280次结果分别作概率密度函数（PDF）拟合，研究发现三种方法得到的均值与标准差均与“基于逐位概率分布拟合得到的基准转换码”接近，验证了三者在统计意义上的等效性。尽管如此，三种方法的分布平滑性并不相同：统计1总数所得分布最致密、最平滑，说明该方法对个别比特位置不敏感，鲁棒性更好；而“最后一个1”和“第一个0”方法的分布更稀疏，部分码位出现频次异常高或异常低，表明这两类方法更易受局部比特失效、相邻比特相关性或器件失配的影响。论文据此指出，在硬件代价与抗失配性能之间存在权衡：前者计算开销较大，但可靠性较高；后两者电路实现更简洁，且有潜力降低转换死时间（dead time），但在FPGA情境下需要特别警惕位置敏感性问题。

在“Time Resolution of Conversion Code”部分，论文通过建立输入时间差ΔT与输出转换码之间的传输关系，对电路时间分辨率进行估计。研究分别使用20 ps步进和5 ps步进扫描输入时间差，并在每个ΔT下基于128次采样计算均值或均方根（RMS）等效码值。结果显示，三种码值提取方法得到的传输曲线几乎重合，从实验层面进一步证明其转换结果的等效性。更重要的是，传输关系并非全程单一线性，而表现为两个分段线性区：前一段斜率较小，对应分辨率约7–8 ps/bit；后一段斜率较大，对应分辨率约5.5 ps/bit。研究人员结合版图位置分析认为，这一差异与不同时钟域（clock domain）内器件和互连的延迟特性有关，而不仅仅是跨域边界两级的异常路由所致。特别是第39级和第89级位于不同时钟域边界，其延迟时间与其他级不同，导致在约bit 40与bit 90附近分辨率下降。该发现提示，即使在规则布局与规则布线条件下，FPGA不同区域的时序特性仍可能影响高精度时间测量电路的局部一致性。

在“Linearity Estimations”部分，研究人员分析了VDL的线性度，重点考察微分非线性（DNL）与类码密度特征。基于分段线性拟合结果计算DNL后发现，当输入步进为20 ps时，DNL通常位于±1 LSB范围，表现相对较好；当步进缩小到5 ps时，DNL波动增大，大多数点落在±2 LSB内，反映出在更精细分辨率尺度上，延迟链路失配、互连差异及异常级的影响更加显著。与此同时，研究人员通过累积不同ΔT扫描条件下各输出码的出现频次，构建了类码密度分布。结果表明，在bit 39和bit 89附近累积计数明显增大，与传输曲线中局部斜率减小、分辨率降低的现象一致，证明码密度分析能够有效反映VDL的非线性。对于“最后一个1”和“第一个0”两种方法，还观察到若干“禁止码位”或概率极低码位，尤其第三种方法更为明显，说明某些比特不易作为模糊区边界被检测到，这将进一步恶化采样精度和线性度，增加均值估计所需采样次数。

论文讨论部分主要围绕三方面展开。其一，统计模型的有效性得到了实验支持。尽管单次输出因气泡误差而呈现强烈随机性，但对同一ΔT进行重复采样后，逐位输出为1的概率分布可用高斯统计近似描述，进而可将50%概率位置视为有效温度计码。这一处理使得电路能够在信号跃迁时间远大于目标分辨率的情况下仍提取到皮秒级有效信息。其二，三种码值转换方法理论与实验上都近似等效，但硬件实现上的优劣并不相同。统计1总数法对位置缺陷不敏感，更稳定；检测最后一个1和第一个0的方法则可减少加法器开销，理论上有利于缩短处理时间，其中检测第一个0还有望在后续位尚未完全传播结束前提前终止处理流程，从而降低死时间。然而这些优势以更高的位置敏感性为代价，在存在失配和异常比特时容易出现稀疏分布与禁止码现象。其三，FPGA互连主导的VDL设计尽管能实现约5.5 ps的高分辨率，但跨时钟域边界及不同区域时序不均匀性会造成分辨率和线性度波动，说明基于互连长度调控延迟虽是可行路径，但要实现稳定且可扩展的高精度设计，还需进一步改善布局布线、异常级优化和失配控制策略。

研究结论部分可概括并翻译如下：本文提出了三种用于评估游标延迟线温度计码的方法，并采用统计模型分析其输出码。统计模型证明，这三种方法均可精确确定输出码。研究在Xilinx Zynq?-7000 FPGA上实现了TDC，并通过合适的布局与布线设计获得了规则互连。实验分析了均值、标准差等统计参数，结果表明该模型能够检测远小于信号跃迁时间的时间分辨率，测得分辨率可小至5.5 ps，同时可估算FPGA内部信号跃迁时间为100 ps或更大。三种码值确定方法在输出分布上几乎相同，从而证明了其等效性，这一点也得到理论解释。与统计1总数的传统方法相比，检测最后一个1或第一个0可简化电路设计，但其输出分布更稀疏，反映出FPGA中VDL沿线可能存在缺陷或失配，因此在采用这两种方法时需特别注意相关影响。在线性度方面，研究通过类码密度分析发现VDL的DNL小于±2 LSB，且检测最后一个1与第一个0的方法中出现部分禁止码位，同样提示电路可能存在缺陷。总体而言，该研究确认了三种码值转换方法在统计意义上的等效性，同时指出后两种简化方法对比特缺陷或失配更敏感，这一发现为高分辨率FPGA型TDC的码值恢复与结构优化提供了直接依据。